LogisimLab/logisim/nano.circ

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  <lib desc="#Wiring" name="0">
    <tool name="Probe">
      <a name="facing" val="west"/>
    </tool>
    <tool name="Constant">
      <a name="value" val="0x0"/>
    </tool>
  </lib>
  <lib desc="#Gates" name="1">
    <tool name="NOT Gate">
      <a name="facing" val="north"/>
    </tool>
    <tool name="AND Gate">
      <a name="inputs" val="2"/>
    </tool>
  </lib>
  <lib desc="#Plexers" name="2"/>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4">
    <tool name="ROM">
      <a name="contents">addr/data: 8 8
0
</a>
    </tool>
  </lib>
  <lib desc="#I/O" name="5"/>
  <lib desc="#Base" name="6">
    <tool name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
  </lib>
  <main name="main"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
  </options>
  <mappings>
    <tool lib="6" map="Button2" name="Menu Tool"/>
    <tool lib="6" map="Button3" name="Menu Tool"/>
    <tool lib="6" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="6" name="Poke Tool"/>
    <tool lib="6" name="Edit Tool"/>
    <tool lib="6" name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
    <sep/>
    <tool lib="0" name="Pin">
      <a name="tristate" val="false"/>
    </tool>
    <tool lib="0" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="labelloc" val="east"/>
    </tool>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
  </toolbar>
  <circuit name="main">
    <a name="circuit" val="main"/>
    <a name="clabel" val="Z"/>
    <a name="clabelup" val="east"/>
    <a name="clabelfont" val="SansSerif plain 12"/>
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    <comp lib="0" loc="(850,490)" name="Tunnel">
      <a name="label" val="sel_A_src"/>
    </comp>
    <comp lib="6" loc="(399,524)" name="Text">
      <a name="text" val="Mémoire programme"/>
    </comp>
    <comp lib="2" loc="(240,570)" name="Multiplexer">
      <a name="width" val="8"/>
      <a name="enable" val="false"/>
    </comp>
    <comp lib="1" loc="(920,210)" name="NOR Gate">
      <a name="size" val="30"/>
      <a name="inputs" val="8"/>
    </comp>
    <comp lib="1" loc="(990,740)" name="OR Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(850,570)" name="Tunnel">
      <a name="label" val="e_wr_A"/>
    </comp>
    <comp lib="0" loc="(850,510)" name="Tunnel">
      <a name="label" val="sel_op0"/>
    </comp>
    <comp lib="0" loc="(870,110)" name="Tunnel">
      <a name="width" val="8"/>
      <a name="label" val="result"/>
    </comp>
    <comp lib="0" loc="(590,800)" name="Splitter">
      <a name="facing" val="west"/>
      <a name="fanout" val="4"/>
      <a name="incoming" val="4"/>
    </comp>
    <comp lib="0" loc="(1010,210)" name="Tunnel">
      <a name="label" val="Z"/>
    </comp>
    <comp lib="4" loc="(290,570)" name="Register">
      <a name="trigger" val="falling"/>
      <a name="label" val="PC"/>
    </comp>
    <comp lib="6" loc="(620,516)" name="Text">
      <a name="text" val="ROM de décodage"/>
    </comp>
    <comp lib="2" loc="(600,140)" name="Multiplexer">
      <a name="width" val="8"/>
      <a name="enable" val="false"/>
    </comp>
    <comp lib="0" loc="(510,740)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="is_branch"/>
    </comp>
    <comp lib="0" loc="(150,610)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="width" val="8"/>
      <a name="label" val="result"/>
    </comp>
    <comp lib="0" loc="(990,950)" name="Tunnel">
      <a name="label" val="write_CCR"/>
    </comp>
    <comp lib="0" loc="(520,130)" name="Probe">
      <a name="radix" val="10signed"/>
    </comp>
    <comp lib="0" loc="(70,570)" name="Constant">
      <a name="width" val="8"/>
    </comp>
    <comp lib="4" loc="(960,210)" name="Register">
      <a name="width" val="1"/>
      <a name="label" val="Z"/>
    </comp>
    <comp lib="0" loc="(390,330)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="store"/>
    </comp>
    <comp lib="0" loc="(510,720)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="is_ba"/>
    </comp>
    <comp lib="0" loc="(380,140)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="sel_op0"/>
    </comp>
    <comp lib="0" loc="(430,330)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="clk"/>
    </comp>
    <comp lib="2" loc="(180,190)" name="Multiplexer">
      <a name="facing" val="west"/>
      <a name="width" val="8"/>
      <a name="enable" val="false"/>
    </comp>
    <comp lib="0" loc="(200,130)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="write_A"/>
    </comp>
    <comp lib="4" loc="(500,240)" name="RAM">
      <a name="addrWidth" val="4"/>
      <a name="bus" val="separate"/>
    </comp>
    <comp lib="0" loc="(220,610)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="do_branch"/>
    </comp>
    <comp lib="4" loc="(250,90)" name="Register">
      <a name="label" val="A"/>
    </comp>
    <comp lib="0" loc="(850,430)" name="Tunnel">
      <a name="label" val="branch_if_Z"/>
    </comp>
    <comp lib="0" loc="(850,610)" name="Tunnel">
      <a name="label" val="store"/>
    </comp>
    <comp lib="0" loc="(850,60)" name="Probe">
      <a name="facing" val="west"/>
      <a name="radix" val="10signed"/>
    </comp>
    <comp lib="0" loc="(510,800)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="N"/>
    </comp>
    <comp lib="0" loc="(850,470)" name="Tunnel">
      <a name="label" val="is_ba"/>
    </comp>
    <comp lib="0" loc="(510,860)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="branch_if_Z"/>
    </comp>
    <comp lib="4" loc="(800,800)" name="ROM">
      <a name="addrWidth" val="4"/>
      <a name="dataWidth" val="1"/>
      <a name="contents">addr/data: 4 1
0
</a>
    </comp>
    <comp lib="0" loc="(110,530)" name="Constant">
      <a name="facing" val="south"/>
      <a name="value" val="0x0"/>
    </comp>
    <comp lib="5" loc="(350,740)" name="Button">
      <a name="facing" val="north"/>
      <a name="label" val="reset"/>
    </comp>
    <comp lib="6" loc="(431,196)" name="Text">
      <a name="text" val="Mémoire données"/>
    </comp>
    <comp lib="0" loc="(540,320)" name="Probe">
      <a name="facing" val="west"/>
      <a name="radix" val="10signed"/>
    </comp>
    <comp lib="0" loc="(510,970)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="clk"/>
    </comp>
    <comp lib="0" loc="(290,690)" name="Tunnel">
      <a name="label" val="clk"/>
    </comp>
    <comp lib="0" loc="(580,180)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="sel_op1"/>
    </comp>
    <comp lib="0" loc="(430,40)" name="Probe">
      <a name="facing" val="south"/>
      <a name="radix" val="10signed"/>
    </comp>
    <comp lib="0" loc="(470,330)" name="Constant">
      <a name="facing" val="north"/>
      <a name="value" val="0x0"/>
    </comp>
    <comp lib="0" loc="(920,320)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="write_CCR"/>
    </comp>
    <comp lib="2" loc="(700,150)" name="Multiplexer">
      <a name="width" val="8"/>
      <a name="enable" val="false"/>
    </comp>
    <comp lib="4" loc="(960,270)" name="Register">
      <a name="width" val="1"/>
      <a name="label" val="N"/>
    </comp>
    <comp lib="0" loc="(590,440)" name="Bit Extender">
      <a name="in_width" val="4"/>
      <a name="out_width" val="8"/>
      <a name="type" val="sign"/>
    </comp>
    <comp lib="0" loc="(450,330)" name="Constant">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(1010,270)" name="Tunnel">
      <a name="label" val="N"/>
    </comp>
    <comp lib="0" loc="(780,130)" name="Splitter">
      <a name="facing" val="south"/>
      <a name="fanout" val="1"/>
      <a name="incoming" val="8"/>
      <a name="bit0" val="none"/>
      <a name="bit1" val="none"/>
      <a name="bit2" val="none"/>
      <a name="bit3" val="none"/>
      <a name="bit4" val="none"/>
      <a name="bit5" val="none"/>
      <a name="bit6" val="none"/>
      <a name="bit7" val="0"/>
    </comp>
    <comp lib="1" loc="(610,950)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(200,230)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="sel_ext_op"/>
    </comp>
    <comp lib="0" loc="(850,630)" name="Tunnel">
      <a name="label" val="sel_ext_op"/>
    </comp>
    <comp lib="0" loc="(320,40)" name="Probe">
      <a name="facing" val="south"/>
      <a name="radix" val="10signed"/>
    </comp>
    <comp lib="0" loc="(270,720)" name="Clock">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(740,50)" name="Tunnel">
      <a name="facing" val="south"/>
      <a name="label" val="is_sub"/>
    </comp>
    <comp lib="6" loc="(708,756)" name="Text">
      <a name="text" val="ROM de décodage des branchements"/>
    </comp>
    <comp lib="0" loc="(720,190)" name="Tunnel">
      <a name="label" val="is_sub"/>
    </comp>
    <comp lib="0" loc="(850,410)" name="Tunnel">
      <a name="label" val="is_branch"/>
    </comp>
    <comp lib="0" loc="(510,520)" name="Splitter">
      <a name="incoming" val="8"/>
      <a name="bit1" val="0"/>
      <a name="bit2" val="0"/>
      <a name="bit3" val="0"/>
      <a name="bit4" val="1"/>
      <a name="bit5" val="1"/>
      <a name="bit6" val="1"/>
      <a name="bit7" val="1"/>
    </comp>
    <comp lib="0" loc="(260,430)" name="Probe">
      <a name="facing" val="south"/>
      <a name="radix" val="16"/>
    </comp>
    <comp lib="0" loc="(370,660)" name="Tunnel">
      <a name="label" val="reset"/>
    </comp>
    <comp lib="0" loc="(710,560)" name="Splitter">
      <a name="fanout" val="12"/>
      <a name="incoming" val="12"/>
    </comp>
    <comp lib="0" loc="(850,590)" name="Tunnel">
      <a name="label" val="e_wr_CCR"/>
    </comp>
    <comp lib="0" loc="(820,250)" name="Splitter">
      <a name="fanout" val="8"/>
      <a name="incoming" val="8"/>
    </comp>
    <comp lib="0" loc="(250,130)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="reset"/>
    </comp>
    <comp lib="0" loc="(640,130)" name="Probe">
      <a name="facing" val="south"/>
      <a name="radix" val="10signed"/>
    </comp>
    <comp lib="1" loc="(650,250)" name="NOT Gate">
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(830,970)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="clk"/>
    </comp>
    <comp lib="0" loc="(850,550)" name="Tunnel">
      <a name="label" val="sel_op1"/>
    </comp>
    <comp lib="1" loc="(910,760)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="4" loc="(470,570)" name="ROM">
      <a name="contents">addr/data: 8 8
40 81 62 ee 85 81 84
</a>
    </comp>
    <comp lib="2" loc="(200,90)" name="Multiplexer">
      <a name="width" val="8"/>
      <a name="enable" val="false"/>
    </comp>
    <comp lib="0" loc="(830,930)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="e_wr_CCR"/>
    </comp>
    <comp lib="0" loc="(140,130)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="sel_A_src"/>
    </comp>
    <comp lib="0" loc="(510,840)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="branch_if_N"/>
    </comp>
    <comp lib="3" loc="(760,110)" name="Adder"/>
    <comp lib="1" loc="(930,950)" name="AND Gate">
      <a name="inputs" val="2"/>
    </comp>
    <comp lib="0" loc="(510,930)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="e_wr_A"/>
    </comp>
    <comp lib="2" loc="(410,100)" name="Multiplexer">
      <a name="width" val="8"/>
      <a name="enable" val="false"/>
    </comp>
    <comp lib="3" loc="(130,560)" name="Adder"/>
    <comp lib="4" loc="(690,560)" name="ROM">
      <a name="addrWidth" val="4"/>
      <a name="dataWidth" val="12"/>
      <a name="contents">addr/data: 4 12
8*0 380
</a>
    </comp>
    <comp lib="0" loc="(1010,740)" name="Tunnel">
      <a name="label" val="do_branch"/>
    </comp>
    <comp lib="0" loc="(680,950)" name="Tunnel">
      <a name="label" val="write_A"/>
    </comp>
    <comp lib="0" loc="(970,320)" name="Tunnel">
      <a name="facing" val="north"/>
      <a name="label" val="reset"/>
    </comp>
    <comp lib="0" loc="(850,530)" name="Tunnel">
      <a name="label" val="is_sub"/>
    </comp>
    <comp lib="0" loc="(510,820)" name="Tunnel">
      <a name="facing" val="east"/>
      <a name="label" val="Z"/>
    </comp>
    <comp lib="0" loc="(850,450)" name="Tunnel">
      <a name="label" val="branch_if_N"/>
    </comp>
  </circuit>
</project>